DDR5 高速训练：Write Leveling、CA 训练与接收端 DFE 均衡
DDR5 高速训练：Write Leveling、CA 训练与接收端 DFE 均衡
为什么高速必须"训练"
当数据速率冲到 6400、8800 MT/s，PCB 走线、封装和连接器的时延差、反射、串扰都被放大。内存控制器必须在开机时做训练（training）：找出每根信号的最佳采样点和对齐关系，否则眼图闭合、误码频发。
Write Leveling：让 DQS 追上 CK
DDR5 取消了 DDR4 的 CKE，命令时钟关系更紧张。Write Leveling（写平衡）的作用是调整每个字节通道的 DQS（数据选通）相对 CK（时钟）的延迟，使数据选通与时钟在颗粒端对齐，保证写数据被正确采样。
CA 训练与 CS 训练
CA 训练（命令/地址训练）对齐命令地址总线每位相对时钟的时序；CS 训练（片选训练）则针对片选信号做精细对齐。DDR5 是每个子通道、每颗 rank 单独做的，因为走线时延各不相同。训练不过，颗粒就"认不出"命令。
接收端 DFE：DDR5 新增的均衡
DDR5 在接收端引入了 DFE（Decision Feedback Equalization，判决反馈均衡），这是 DDR4 没有的。它用之前若干位的解码结果去抵消当前位受到的历史码间干扰，专门对付高频下的反射与串扰，让 I/O 速率可以继续往上扩展。
训练与实测的关系
训练通过只是"能开机"的门槛。HeroTEST 关注的是训练完成后的余量：在高温、长时间满载下，原本勉强通过的眼图会不会塌。把训练余量也纳入分级，才能区分"勉强能跑"和"稳如磐石"。