片上 ECC 与链路 ECC 总览：DDR5 可靠性机制地图
片上 ECC 与链路 ECC 总览：DDR5 可靠性机制地图
一张 DDR5 可靠性机制地图
DDR5 时代"纠错"不再是单一手段，而是分层部署。把几层理清楚，选型与验货都不会被概念带偏。
第一层：颗粒内 on-die ECC
每颗 DRAM 内建，纠正单比特、配合 ECS 巡检与 PPR 封装后修复，主机无感。它管颗粒良率，不保护数据从颗粒到 CPU 的路。
第二层：模组级 side-band ECC
RDIMM 把 64 位数据拓宽到 72 位，端到端纠单检双，覆盖从颗粒到主机的整条路径。服务器、金融、科学计算要的是这一层。
第三层：链路 ECC
LPDDR5 在信道上引入链路 ECC，补偿低功耗、长走线下的信道误码；这是 DDR 家族里"保护传输链路"的思路，与 DDR5 的 on-die/side-band 互补。
更上层：互连一致性
到了 CXL 这类内存扩展，纠错还延伸到互连层（CXL.mem 的硬件一致性）。越往上，保护的是"多设备间的数据一致"，越往下，保护的是"单颗粒的位正确"。
测试怎么对应
分层纠错意味着分层验：on-die 纠错计数看颗粒健康，side-band ECC 验端到端传输，温区与老化验长期稳定。HeroTEST 模组级分级按货源调图形深度，把这几层的真实表现都纳入判级，而不是只看 SPD 写的一行承诺。