CXL 内存与 JEDEC：内存池化与扩展标准
CXL 内存与 JEDEC：内存池化与扩展标准
CXL 是什么
CXL（Compute Express Link）是建立在 PCIe 物理层之上的开放互连标准，给 CPU 与加速器、内存扩展器之间提供高带宽、低时延、带缓存一致性的连接。它分三层语义：CXL.io（设备发现配置）、CXL.cache（设备缓存主机内存）、CXL.memory（主机直接读写设备内存）。
内存池化与共享
CXL 2.0 引入单级交换机下的内存池化：把 CXL 挂载的内存当成可按需分配的公用资源，避免每台服务器都过量配内存。CXL 3.0（基于 PCIe 6.0，64GT/s）进一步支持多级交换、内存池化与跨主机的硬件一致性共享，让多台机器共享同一块内存区域。
Type 3 内存扩展器
CXL 定义三类设备，其中 Type 3 是纯内存扩展器：它只跑 CXL.mem，把设备上的 DRAM 以"主机管理设备内存（HDM）"的形式直接映射给主机，自身不带计算。这类设备上的 DRAM 可以是 DDR5、LPDDR5 或 HBM——而这正是 JEDEC 标准的用武之地。
JEDEC 在其中的角色
CXL 联盟定义的是"互连与池化"标准；设备上那一颗颗 DRAM 颗粒本身，仍由 JEDEC 定义：DDR5 走 JESD79-5，LPDDR5 走 JESD209-5，HBM 也有对应规范。换句话说，CXL 内存扩展器的"内存底子"就是 JEDEC 标准颗粒，池化只是把它们用新互连组织起来。代价是访问时延比直连 DRAM 高约 2–3 倍（约 130–300ns），换来对内存利用率的大幅提升。
对测试的含义
CXL 内存扩展器再怎么池化，底层 DRAM 仍要满足 DDR5 量级的速率、时序与温区要求。HeroTEST 的模组级测试逻辑（速率边际、温区老化、分级）同样可作为 CXL 设备上 DDR5 DRAM 的入厂与批量验证参考。