DDR5 速率拉高后靠训练保证信号完整：Write Leveling 对齐 DQS 与 CK，CA 训练对齐命令地址时序，CS 训练对齐片选，接收端 DFE 消除高频反射。训练失败即不开机。
DDR5 把颗粒内部预取缓冲从 DDR4 的 8n 翻倍到 16n，突发长度默认 BL16，配合双 40-bit 子通道，一次命令即可在总线搬满 64 字节缓存行。这是速率翻倍却不掉效率的关键。
DDR5 把电压调节从主板挪到内存条上的 PMIC，提供 VDD=1.1V、VDDQ=1.1V、VPP=1.8V 三路供电。就近稳压降低主板负担、改善良率，但也带来模组集中发热的新挑战。
DDR5 用 SPD Hub 取代了 DDR4 的单颗 EEPROM，走 MIPI I3C 总线，固化容量、速度、时序、电压与温度信息。主机开机即读取它完成训练。SPD 错误会导致内存跑不稳。
3DS（三维堆叠）用 TSV 把多颗 DRAM 裸片垂直叠起，JEDEC JESD79-5 支持该形态，做出 96/128/256GB RDIMM。它提容量不提带宽，带来新的温区与测试挑战。
MRDIMM 基于 DDR5 LRDIMM 架构，用 1 颗 MRCD + 10 颗 MDB 把两个 rank 并行访问并多路复用，使每引脚数据率翻倍，带宽达 12800 MT/s，且与 RDIMM 引脚兼容、同插槽可用。
DDR5 不是一份孤立规范，而是一族 JEDEC 标准：JESD79-5 定义颗粒，JESD82-511/520 定义 RCD 与 DB，JESD82-521 定义 MRDIMM，JESD300-5 定义 SPD Hub。一文理清这套体系。
RDIMM 为何是服务器首选？本文讲清寄存时钟驱动 RCD、数据缓冲 DB，以及 DDR5 每条模组双 40 位子通道的架构，帮理解服务器内存的可靠性与信号完整性设计。
