DDR5 把电源管理 IC 集成到模组上，供电从主板移到条上。PMIC 配置、多路电压、上电时序成为必须测的新课题。
ECC 能纠正单 bit 错误、告警多 bit 错误，是服务器内存的可靠性基石。但 ECC 不是免测理由——它兜底偶发，测的是系统性隐患。
在 DDR5 纳秒级窗口里，±45ps 的时序校准精度意味着能分辨极细的余量差异。精度不够，分级就只能粗判；精度够，才能精细分档。
并行测的 DUT 越多、单站点越快，单位测试成本越低。多 Site 并行能力是量产测试经济性的核心，也影响小批量多 SKU 的灵活度。
DQ 是数据、DQS 是数据选通。两者相位关系决定读写窗口。实时跟踪校准 DQ-DQS，是高速 DDR 测试量准边际的核心。
测试强度要匹配失效代价。过度测试推高成本，测试不足放过风险。用覆盖率与失效成本倒推合适的测试组合，才是理性决策。
功能测试回答"数据对不对"，参数测试回答"余量够不够"。两层关卡配合，才能既保正确又保可靠，是任何内存测试方案的最小可行组合。
SPD 是焊在内存条上的只读信息区，记录容量、时序、电压等出厂参数；XMP/EXPO 是厂商写好的高频预设。读懂它们，才能避免"标称和实际两回事"。
