DDR5 在写入路径加入端到端 CRC，便于发现写操作中的突发错误。本文说明它保障的是传输完整性，其有效性仍需在设备侧验证，而非靠服务器自报。
DDR5 在命令地址通道加入奇偶校验与告警机制。本文说明它防的是控制类错误，不等于数据可靠，更不能代替合格测试。
DDR5 在接收端引入 DFE 等均衡技术补偿信道损耗。本文说明均衡参数需专门设备采集校核，普通主板只求“能解出来”，不评估余量。
DDR5 速率更高、电压更低、引入 DFE/PMIC/On-die ECC 等新结构，测试难度显著上升。本文列出几个容易被‘能开机’掩盖的难点。
JEDEC 是内存行业的通用规范制定方。本文说明合格内存必须对照 JEDEC 的电气、时序、温度参数来测，而二手服务器并不按这套规范做校核。
SPD 是内存条上的小芯片，存着时序、电压、厂商信息。本文说明它可被改写，为什么“看 SPD 像正品”不可靠，以及专业测试为何要核对 SPD 与实际表现。
高容量 RDIMM 靠多 Rank、3DS 堆叠实现。本文说明老平台对 Rank 数和堆叠深度的支持有上限，认不全不等于条子坏，二手服务器容易误判。
ECC 只能纠正单比特、发现双比特。本文讲清多位错误、相邻位突发错误为何超出能力，以及这类错误对服务器意味着什么。
